Cách giải quyết vấn đề nhiệt của bao bì chip

  Các chip logic tạo ra nhiệt, logic càng dày đặc và việc sử dụng các phần tử xử lý càng cao thì nhiệt càng lớn. ...
Các kỹ sư đang tìm cách tản nhiệt hiệu quả từ các mô-đun phức tạp.

Việc đặt nhiều chip cạnh nhau trong cùng một gói có thể giảm bớt các vấn đề về nhiệt, nhưng khi các công ty nghiên cứu sâu hơn về việc xếp chồng chip và đóng gói dày đặc hơn để tăng hiệu suất và giảm điện năng, họ đang phải đối mặt với một loạt vấn đề mới liên quan đến nhiệt.

Chip đóng gói tiên tiến không chỉ có thể đáp ứng nhu cầu điện toán hiệu năng cao, trí tuệ nhân tạo, tăng trưởng mật độ năng lượng, v.v. mà vấn đề tản nhiệt của bao bì tiên tiến cũng trở nên phức tạp. Vì các điểm nóng trên một chip sẽ ảnh hưởng đến khả năng phân bổ nhiệt của các chip liền kề. Tốc độ kết nối giữa các chip trong mô-đun cũng chậm hơn so với SoC.

John Parry, người đứng đầu bộ phận điện tử và bán dẫn tại cho biết: “Trước khi thế giới bước vào lĩnh vực đa lõi, bạn phải đối mặt với một con chip có công suất tối đa khoảng 150 watt trên mỗi cm vuông, là một nguồn nhiệt duy nhất”. Phần mềm Công nghiệp Kỹ thuật số Siemens. Bạn có thể tản nhiệt theo cả ba hướng, do đó bạn có thể đạt được mật độ năng lượng khá cao. Nhưng khi bạn có một con chip và đặt một con chip khác bên cạnh nó, rồi đặt một con chip khác bên cạnh, chúng "Chúng làm nóng lẫn nhau. Điều đó có nghĩa là bạn không thể chịu đựng được cùng một mức năng lượng cho mỗi con chip, điều này làm cho nhiệt lượng tăng lên." thử thách khó khăn hơn nhiều."

Đây là một trong những lý do chính khiến việc xếp chồng 3D-IC trên thị trường diễn ra chậm chạp. Mặc dù khái niệm này có ý nghĩa từ góc độ tích hợp và hiệu quả năng lượng - và hoạt động tốt trong 3D NAND và HBM - nhưng khi đưa logic vào thì lại là một câu chuyện khác. Các chip logic tạo ra nhiệt, logic càng dày đặc và mức sử dụng các phần tử xử lý càng cao thì nhiệt càng lớn. Điều này làm cho việc xếp chồng logic trở nên hiếm gặp, điều này giải thích sự phổ biến của các thiết kế BGA chip lật 2.5D và thiết kế quạt ra

 

 

01 Chọn gói phù hợp

Đối với các nhà thiết kế chip, có rất nhiều lựa chọn về bao bì. Nhưng hiệu suất tích hợp chip là rất quan trọng. Các thành phần như silicon, TSV, cột đồng,… đều có hệ số giãn nở nhiệt (TCE) khác nhau, ảnh hưởng đến năng suất lắp ráp và độ tin cậy lâu dài.

Nếu bạn mở và đóng ở tần suất cao hơn, bạn có thể gặp phải vấn đề về chu kỳ nhiệt. Bảng mạch in, bóng hàn và silicon đều giãn nở và co lại ở các mức độ khác nhau. Do đó, việc xảy ra lỗi chu kỳ nhiệt ở các góc của gói hàng là điều bình thường, nơi các viên hàn có thể bị nứt. Vì vậy, người ta có thể đặt thêm một dây nối đất ở đó hoặc một nguồn điện bổ sung.

Gói BGA flip-chip phổ biến hiện nay với CPU và HBM có diện tích khoảng 2500 mm vuông. Mike McIntyre, giám đốc quản lý sản phẩm phần mềm tại Onto Innovation cho biết: “Chúng tôi đang thấy một con chip lớn có khả năng trở thành bốn hoặc năm con chip nhỏ”. “Vì vậy, bạn phải có nhiều I/O hơn để cho phép các con chip đó giao tiếp với nhau. Để bạn có thể phân bổ nhiệt.

Cuối cùng, làm mát là một vấn đề có thể được giải quyết ở cấp độ hệ thống và nó đi kèm với một loạt sự đánh đổi.

Trên thực tế, một số thiết bị phức tạp đến mức khó có thể dễ dàng thay thế các thành phần để tùy chỉnh các thiết bị này cho một lĩnh vực ứng dụng cụ thể. Đây là lý do tại sao nhiều sản phẩm đóng gói tiên tiến được sử dụng cho các linh kiện có khối lượng lớn hoặc co giãn về giá, chẳng hạn như chip máy chủ.

02 Tiến độ mô phỏng và thử nghiệm mô-đun chip

Tuy nhiên, các kỹ sư đang tìm kiếm những cách mới để tiến hành phân tích nhiệt độ tin cậy của gói trước khi sản xuất các mô-đun đóng gói. Ví dụ: Siemens cung cấp một ví dụ về mô-đun dựa trên ASIC kép gắn lớp phân phối lại quạt ra (RDL) trên chất nền hữu cơ nhiều lớp trong gói BGA. Nó sử dụng hai mô hình, một cho WLP dựa trên RDL và một cho BGA trên chất nền hữu cơ nhiều lớp. Các mô hình gói này là tham số, bao gồm ngăn xếp lớp nền và BGA trước khi thông tin EDA được đưa ra, đồng thời cho phép đánh giá vật liệu sớm và lựa chọn vị trí khuôn. Tiếp theo, dữ liệu EDA được nhập và đối với mỗi mô hình, bản đồ vật liệu cung cấp mô tả nhiệt chi tiết về sự phân bổ đồng trong tất cả các lớp. Mô phỏng tản nhiệt cuối cùng (xem Hình 2) đã xem xét tất cả các vật liệu ngoại trừ nắp kim loại, TIM và vật liệu lấp đầy.

 

  Giám đốc Tiếp thị Kỹ thuật của JCET, Eric Ouyang đã cùng các kỹ sư của JCET và Meta so sánh hiệu suất nhiệt của chip nguyên khối, mô-đun nhiều chip, bộ chuyển đổi 2.5D và chip xếp chồng 3D với một ASIC và hai SRAM. Quá trình so sánh giữ cho môi trường máy chủ, tản nhiệt với buồng chân không và TIM không đổi. Về mặt nhiệt, 2.5D và MCM hoạt động tốt hơn so với chip 3D hoặc nguyên khối. Ouyang và các đồng nghiệp tại JCET đã thiết kế sơ đồ ma trận điện trở và đường bao công suất (xem Hình 3) có thể được sử dụng trong thiết kế mô-đun ban đầu để xác định mức công suất đầu vào của các chip khác nhau và thiết lập các mối nối trước khi mô phỏng nhiệt tốn thời gian. Liệu nhiệt độ có thể được kết hợp đáng tin cậy hay không. Như minh họa trong hình, vùng an toàn làm nổi bật dải công suất trên mỗi chip đáp ứng các tiêu chuẩn về độ tin cậy.

Ouyang giải thích rằng trong quá trình thiết kế, các nhà thiết kế mạch có thể biết được mức công suất của các con chip khác nhau được đặt trong mô-đun, nhưng có thể không biết liệu các mức công suất đó có nằm trong giới hạn độ tin cậy hay không. Sơ đồ này xác định vùng nguồn an toàn cho tối đa ba chip trong mô-đun chiplet. Nhóm đã phát triển một máy tính công suất tự động cho nhiều chip hơn.

 

03 Định lượng điện trở nhiệt

Chúng ta có thể hiểu cách nhiệt được dẫn qua chip silicon, bảng mạch, keo dán, TIM hoặc nắp gói và sử dụng các phương pháp tiêu chuẩn về chênh lệch nhiệt độ và hàm công suất để theo dõi các giá trị nhiệt độ và điện trở.

"Đường dẫn nhiệt được định lượng bằng ba giá trị chính - điện trở nhiệt từ điểm nối của thiết bị với môi trường, điện trở nhiệt từ điểm nối đến vỏ [trên cùng của gói] và điện trở nhiệt từ điểm nối đến vỏ bảng mạch,” Ouyang của JCET cho biết. khả năng chịu nhiệt. Ông lưu ý rằng, ở mức tối thiểu, khách hàng của JCET yêu cầu θja, θjc và θjb, sau đó họ sử dụng chúng trong thiết kế hệ thống. Họ có thể yêu cầu điện trở nhiệt nhất định không vượt quá một giá trị cụ thể và yêu cầu thiết kế bao bì phải mang lại hiệu suất đó. (Xem JESD51-12 của JEDEC, Nguyên tắc báo cáo và sử dụng thông tin nhiệt của gói hàng để biết chi tiết).

 

  Mô phỏng nhiệt là cách tiết kiệm nhất để khám phá việc lựa chọn và kết hợp vật liệu. Bằng cách mô phỏng chip ở trạng thái hoạt động, chúng ta thường tìm thấy một hoặc nhiều điểm nóng, vì vậy chúng ta có thể thêm đồng vào vật liệu nền bên dưới các điểm nóng để tạo điều kiện tản nhiệt; hoặc thay đổi vật liệu đóng gói và thêm một bộ tản nhiệt. Nhà tích hợp hệ thống có thể chỉ định rằng các điện trở nhiệt θja, θjc và θjb không được vượt quá các giá trị nhất định. Thông thường, nhiệt độ tiếp giáp silicon phải được giữ ở mức dưới 125 độ.

Sau khi mô phỏng hoàn tất, nhà máy đóng gói tiến hành thiết kế thí nghiệm (DOE) để đi đến giải pháp đóng gói cuối cùng.

04 Chọn THỜI GIAN

Trong một gói, hơn 90% nhiệt lượng được tiêu tán qua gói từ đỉnh chip đến bộ tản nhiệt, thường là các cánh tản nhiệt làm bằng nhôm được anod hóa. Một vật liệu giao diện nhiệt (TIM) có độ dẫn nhiệt cao được đặt giữa chip và gói để giúp truyền nhiệt. TIM thế hệ tiếp theo dành cho CPU bao gồm các hợp kim kim loại tấm như indium và thiếc, cũng như thiếc thiêu kết bạc, có độ dẫn điện lần lượt là 60W/mK và 50W/mK.

Khi các nhà sản xuất chuyển SoC sang quy trình chiplet, cần có nhiều TIM hơn với các đặc tính và độ dày khác nhau.

YoungDo Kweon, giám đốc cấp cao về R&D tại Amkor, cho biết đối với các hệ thống mật độ cao, khả năng chịu nhiệt của TIM giữa chip và gói có tác động lớn hơn đến khả năng chịu nhiệt tổng thể của mô-đun đóng gói. Xu hướng năng lượng đang gia tăng đáng kể, đặc biệt là đối với logic, vì vậy chúng tôi tập trung vào việc giữ nhiệt độ tiếp giáp ở mức thấp để đảm bảo chất bán dẫn hoạt động đáng tin cậy. Mặc dù các nhà cung cấp TIM cung cấp các giá trị điện trở nhiệt cho vật liệu của họ nhưng trên thực tế, điện trở nhiệt từ chip đến gói (θjc) bị ảnh hưởng bởi chính quá trình lắp ráp, bao gồm chất lượng liên kết và diện tích tiếp xúc giữa chip và TIM. Ông lưu ý rằng việc thử nghiệm bằng các công cụ lắp ráp thực tế và vật liệu liên kết trong môi trường được kiểm soát là rất quan trọng để hiểu được hiệu suất nhiệt thực tế và chọn TIM tốt nhất để đánh giá chất lượng của khách hàng.

Khoảng trống là một vấn đề cụ thể. Parry của Siemens cho biết: "Việc sử dụng vật liệu trong bao bì là một thách thức lớn. Chúng tôi đã biết rằng các đặc tính vật liệu của chất kết dính hoặc keo dán và cách vật liệu làm ướt bề mặt sẽ ảnh hưởng đến khả năng chịu nhiệt tổng thể của vật liệu, nghĩa là điện trở tiếp xúc phụ thuộc rất nhiều vào cách vật liệu chảy vào bề mặt mà không tạo ra những điểm không hoàn hảo tạo ra lực cản bổ sung đối với dòng nhiệt."

 

05 Xử lý vấn đề nhiệt theo cách khác

Các nhà sản xuất chip đang tìm cách giải quyết vấn đề tản nhiệt. Randy White, giám đốc chương trình giải pháp bộ nhớ tại Keysight Technologies, cho biết: "Phương pháp đóng gói vẫn giữ nguyên, nếu bạn giảm kích thước chip xuống một phần tư thì tốc độ sẽ tăng lên. Có thể có một số khác biệt về tính toàn vẹn tín hiệu. Do các khóa gói bên ngoài." Dây liên kết đi vào con chip và dây càng dài thì độ tự cảm càng lớn, do đó, có phần hiệu suất điện. Vậy làm thế nào để tiêu tán nhiều năng lượng như vậy trong một không gian đủ nhỏ. Đó là một thông số quan trọng khác cần được nghiên cứu. ."

Điều này đã dẫn đến sự đầu tư đáng kể vào nghiên cứu liên kết tiên tiến, dường như tập trung vào liên kết lai. Tuy nhiên, liên kết lai đắt tiền và vẫn bị giới hạn ở các ứng dụng loại bộ xử lý hiệu suất cao, TSMC hiện là một trong những công ty duy nhất cung cấp công nghệ này. Tuy nhiên, triển vọng kết hợp các photon trên chip CMOS hoặc gallium nitride trên silicon là rất hứa hẹn.

06 Kết luận

Ý tưởng ban đầu về bao bì tiên tiến là nó sẽ hoạt động giống như những viên gạch Lego - những con chip được phát triển ở các nút quy trình khác nhau có thể được lắp ráp lại với nhau và các vấn đề về nhiệt sẽ được giảm bớt. Nhưng điều này phải trả giá. Từ góc độ hiệu suất và công suất, khoảng cách mà tín hiệu cần truyền đi là rất quan trọng và các mạch luôn bật hoặc cần mở một phần có thể ảnh hưởng đến hiệu suất nhiệt. Việc chia một con chip thành nhiều phần để tăng năng suất và tính linh hoạt không hề đơn giản như người ta tưởng. Mọi kết nối trong gói phải được tối ưu hóa và các điểm phát sóng không còn bị giới hạn ở một con chip duy nhất.

Các công cụ lập mô hình ban đầu có thể được sử dụng để loại trừ các kết hợp khác nhau của chip, mang lại cho các nhà thiết kế các mô-đun phức tạp một sự thúc đẩy lớn. Trong thời đại mật độ năng lượng ngày càng tăng này, mô phỏng nhiệt và giới thiệu TIM mới sẽ vẫn rất cần thiết.